Пристрій для перетворювання адреси

Реферат: Пристрій для перетворювання адреси містить тригери та суматор, при цьому виходи кожного з тригерів з'єднано з відповідними входами суматора, вихід якого є адресним виходом пристрою. Додатково введено дешифратор з наростаючим підсумком, елементи "ТА" та адресний вхід пристрою, при цьому елементи "ТА" введено за кількістю, що дорівнює кількості тригерів, елемент "ТА" розміщено в ланцюзі між виходом тригера та його входом у суматор, причому адресний вхід пристрою з'єднано з входами дешифратора і суматора, вихід кожного з тригерів з'єднано з першим входом елемента "ТА", i-тий вихід дешифратора з'єднано з другим входом iтого елемента "ТА", перший вхід якого з'єднано із зазначеним виходом i-того тригера, а виходи елементів "ТА" з'єднано з відповідними входами суматора, що є кінцевою точкою ланцюга "вихід тригера - вхід суматора". UA 83227 U (12) UA 83227 U UA 83227 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до галузі автоматики та обчислювальної техніки, зокрема до приладів та пристроїв обчислювальної техніки, і може бути застосована для перетворювання логічної адреси звернення у фізичну адресу у резервованих електронно-обчислювальних машинах. Відомий пристрій для адресації блоків пам'яті, що містить групу перемикачів, першу та другу групу елементів "ТА", групу регістрів, групу схем порівняння, лічильник, регістр зсуву та групу елементів "АБО" [1]. Недоліком відомого аналога є складність конструктивного виконання та великі апаратні витрати. Відомий пристрій для адресації блоків пам'яті, що містить групу перемикачів, регістр адреси, дешифратор адреси, групу елементів "АБО" та дві групи елементів комунікації, що утворюють трикутну матрицю [2]. Недоліком відомого аналога також є складність конструктивного виконання та великі апаратні витрати. Найбільш близьким аналогом є пристрій для адресації пам'яті, що містить тригери та суматор, при цьому виходи кожного з тригерів з'єднано з відповідними входами суматора, а вихід суматора є адресним виходом пристрою [3]. Пристрій для адресації пам'яті за своєю функціональною суттю являє собою пристрій для перетворення адреси тому, що в ньому передача адреси відбувається шляхом маніпулювання з числом придатних/непридатних блоків. Недоліками пристрою для перетворювання адреси, який вибрано як найближчий аналог, є великі апаратні витрати, пов'язані з нераціональним використанням суматорів, які здійснюють складання з числа непридатних блоків (у тій чи іншій формі) з потрібною адресою, а, по суті, є лише ланцюгом передачі адреси, що змінюється з довжиною ланцюга адреси. Недоліками пристрою є й те, що для введення в роботу кожного з тригерів потрібен інформаційний канал, що, при великій кількості тригерів, ускладнює конструкцію приладу. В основу корисної моделі поставлена задача шляхом введення до складу пристрою додаткових елементів, а саме дешифратора з наростаючим підсумком та елементів "ТА", забезпечити зменшення апаратних витрат та спрощення конструктивного виконання пристрою. Суть корисної моделі у пристрої для перетворення адреси, що містить тригери та суматор, при цьому виходи кожного з тригерів з'єднано з відповідними входами суматора, вихід якого є адресним виходом пристрою, полягає в тому, що до складу пристрою додатково введено дешифратор з наростаючим підсумком, елементи "ТА" та адресний вхід пристрою. Суть корисної моделі полягає і в тому, що елементи "ТА" введено за кількістю, що дорівнює кількості тригерів, а елемент "ТА" розміщено в ланцюзі між виходом тригера та його входом у суматор. Суть корисної моделі полягає також і в тому, що адресний вхід пристрою з'єднано з входами дешифратора і суматора, вихід кожного з тригерів з'єднано з першим входом елемента "ТА", iтий вихід дешифратора з'єднано з другим входом i-того елемента "ТА", перший вхід якого з'єднано із зазначеним виходом i-того тригера, а виходи елементів "ТА" з'єднано з відповідними входами суматора, що є кінцевою точкою ланцюга "вихід тригера - вхід суматора". Згідно з корисною моделлю, тригери та елементи "ТА" об'єднано у відповідні блоки з кількістю виконавчих елементів у блоці не менше двох. Вирішення поставленої задачі дійсно можливе тому, що до складу пристрою для перетворювання адреси додатково введено дешифратор з наростаючим підсумком та елементи "ТА", де дешифратор виключає велику кількість вхідних інформаційних каналів (які в прототипі забезпечивши адресний вхід пристрою), а це, у свою чергу, забезпечує спрощення конструктивного виконання пристрою та дозволяє зменшити апаратні витрати. Отримання позитивного ефекту при реалізації корисної моделі визначається й тим, що введення до схеми пристрою для перетворювання адреси додаткових елементів дешифратора з наростаючим підсумком та елементів "ТА" дозволяє істотно скоротити обсяг обладнання, оскільки у пристрої, що пропонується, передача адреси відбувається не по довгому ланцюгу адресних входів пристрою, а на єдиному суматорі, в якому відбувається його перетворення шляхом складання його з числом непридатних блоків. Суть корисної моделі пояснюється за допомогою креслень, де на фіг. 1 показано функціональну блок-схему пристрою для перетворювання адреси, що заявляється (як варіант конструктивного виконання), на фіг. 2 показано функціональну блок-схему пристрою для перетворювання адреси, що обраний за прототип. Пристрій для перетворення адреси, що заявляється, містить (як варіант конструктивного виконання) тригери 1 та суматор 2 (див. блок-схеми на Фіг. 1-2), а також дешифратор 3 з наростаючим підсумком, елементи 4 "ТА" та адресний вхід (позиція 5) пристрою. Конструктивно і технологічно тригери 1 об'єднано у блок 6 (з кількістю виконавчих елементів у блоці не менше 1 UA 83227 U 5 10 15 20 25 30 35 40 45 двох), а елементи 4 "ТА" об'єднано у блок 7 (з кількістю виконавчих елементів у блоці не менше двох) - див. блок-схему на Фіг. 1. При цьому елементи 4 "ТА" введено за кількістю, що дорівнює кількості тригерів 1, кожний із зазначених елементів 4 "ТА" розміщено в ланцюзі між виходом тригера 1 та його входом у суматор 2, а вихід суматора 2 є адресним виходом (позиція 8) пристрою (див. блок-схему на Фіг. 1). Конструктивно і технологічно конструктивні елементи пристрою для перетворювання адреси, що заявляється, з'єднано між собою таким чином: - адресний вхід (позиція 5) пристрою з'єднано з входом дешифратора 3 і першим входом суматора 2; - вихід кожного з тригерів 1 з'єднано з першим входом відповідного за схемою елемента 4 "ТА"; - i-тий вихід дешифратора 3 з'єднано з другим входом i-того відповідного за схемою елемента 4 "ТА"; перший вхід елемента 4 "ТА" з'єднано із зазначеним виходом відповідного за схемою i-того тригера 1; - виходи елементів 4 "ТА" з'єднано з відповідними входами суматора 2, що є кінцевою точкою ланцюга "вихід тригера - вхід суматора". Пристрій для перетворювання адреси, що заявляється, працює таким чином (див. блоксхему на Фіг. 1). Логічна адреса звернення до функціонального блоку (наприклад процесора), надходить по адресному входу (позиція 5) пристрою на вхід дешифратора 3 з наростаючим підсумком. Дешифратор 3 перетворює бінарний позиційний код у бінарний одиничний непозиційний код (наприклад код 101 перетворюється у код 11111). Адресі звернення "i" будуть відповідати сигнали високого рівня на виходах дешифратора 3 з першого по i-тий. Водночас логічна адреса звернення до функціонального блоку (наприклад, процесора), надходить по адресному входу (позиція 5) пристрою на відповідний вхід суматора 2. Тригери 1 (блока 6) встановлено або у положення низького рівня (блок придатний), або високого рівня (блок непридатний). З тригерів 1 та з дешифратора 3 інформація щодо положення рівня надходить, відповідно, на перший та на другий входи кожного з елементів 4 "ТА" блока 7, а з виходу елементів 4 "ТА" на відповідні входи суматора 2 (див. блок-схему на Фіг. 1). Таким чином, якщо на вхід (позиція 5) пристрою надходить логічна адреса "i", у відповідності з положенням тригерів 1 придатності, він буде перетворений у фізичну адресу "і+m", де m число непридатних блоків, що містяться серед перших i блоків. Остаточна інформація надходить далі з суматора 2 до функціонального блока (наприклад процесора) по адресному виходу (позиція 8) пристрою. Таким чином, пристрій для перетворювання адреси, що заявляється, дозволяє перетворювати логічні адреси блоків у фізичні адреси придатних блоків при зберіганні безперервного поля придатних блоків, чим забезпечується зменшення апаратних витрат та спрощення конструктивного виконання пристрою. Підвищення ефективності застосування пристрою для перетворювання адреси, що заявляється, у порівнянні із найближчим аналогом, досягається шляхом введення до складу пристрою додаткових конструктивних елементів, що забезпечує підвищення ефективності його роботи та зменшення апаратних витрат. Джерела інформації: 1. Авторське свідоцтво СРСР № 1394217, бюл. № 17, 1988 г - аналог. 2. Авторське свідоцтво СРСР № 1388877, бюл. № 14, 1988 г - аналог. 3. Авторське свідоцтво СРСР № 1398755, 1987 г - прототип. 50 ФОРМУЛА КОРИСНОЇ МОДЕЛІ 55 60 1. Пристрій для перетворювання адреси, що містить тригери та суматор, при цьому виходи кожного з тригерів з'єднано з відповідними входами суматора, вихід якого є адресним виходом пристрою, який відрізняється тим, що до складу пристрою додатково введено дешифратор з наростаючим підсумком, елементи "ТА" та адресний вхід пристрою, при цьому елементи "ТА" введено за кількістю, що дорівнює кількості тригерів, елемент "ТА" розміщено в ланцюзі між виходом тригера та його входом у суматор, причому адресний вхід пристрою з'єднано з входами дешифратора і суматора, вихід кожного з тригерів з'єднано з першим входом елемента "ТА", i-тий вихід дешифратора з'єднано з другим входом i-того елемента "ТА", перший вхід якого 2 UA 83227 U з'єднано із зазначеним виходом i-того тригера, а виходи елементів "ТА" з'єднано з відповідними входами суматора, що є кінцевою точкою ланцюга "вихід тригера - вхід суматора". 2. Пристрій за п. 1, який відрізняється тим, що тригери та елементи "ТА" об'єднано у відповідні блоки з кількістю виконавчих елементів у блоці не менше двох. 3 UA 83227 U Комп’ютерна верстка Г. Паяльніков Державна служба інтелектуальної власності України, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601 4