Спосіб аналого-цифрового перетворення і пристрій для його реалізації

1. Спосіб аналого-цифрового перетворення, який базується на застосуванні процесу перерозподілу заряду на конденсаторній матриці і складається з двох етапів: етапу калібрування старших, неточних розрядів перетворювача і етапу безпосереднього перетворення, який відрізняється тим, що процедуру калібрування здійснюють виключно в цифровій формі, для чого на вхід конденсатора, що калібрують, подають опорну напругу, далі відповідний заряд перерозподіляють на конденсаторах основної і додаткової конденсаторних матриць, в процесі чого розраховують двійковий еквівалент ваги розряду, що калібрують, і записують в оперативну пам'ять, згадану процедуру виконують для всіх старших неточних розрядів, на етапі основного перетворення вхідну напругу подають на основну конденсаторну матрицю, після чого відповідний заряд перерозподіляють на конденсаторах матриці, в процесі чого визначають двійковий еквівалент вхідногосигналу шляхом додавання ваг точних та відкаліброваних неточних розрядів.

2. Аналого-цифровий перетворювач містить основну та додаткову конденсаторні матриці, основний та додатковий регістри послідовного наближення, схему порівняння, блок додавання, блок оперативної пам'яті, вхідну аналогову шину, шину опорної напруги, причому перший та другий вхід основної конденсаторної матриці під'єднано відповідно до вхідної аналогової шини та шини опорної напруги, а вихід основної конденсаторної матриці підключено до інверсного входу схеми порівняння, прямий вхід якої підключено до шини нульового потенціалу, а вихід до першого входу основного та додаткового регістрів послідовного наближення, перші виходи яких підключено до третього входу основної конденсаторної матриці та першого входу додаткової конденсаторної матриці відповідно, вихід додаткової конденсаторної матриці з'єднано з інверсним входом схеми порівняння, який відрізняється тим, що додатково введено блок постійної пам'яті, блок керування, ключовий елемент, дешифратор, лічильник калібрування, лічильник адрес, мультиплексор, блок маскування, вихідний регістр, шину керуючих сигналів, шину сигналів стану, вихідну аналогову шину та вихідну цифрову шину, причому вихідна аналогова шина з'єднана з виходами основної та допоміжної конденсаторних матриць, інверсним входом схеми порівняння та першим входом ключового елемента, другий вхід якого з'єднано з відповідним виходом шини керуючих сигналів, а вихід з виходом схеми порівняння, який в свою чергу з'єднано з першим входом блока маскування, другий вхід якого з'єднано з виходом блока оперативної пам'яті, а вихід з'єднано з першим входом блока додавання, вихід якого з'єднано з інформаційним входом вихідного регістра, керуючий вхід якого з'єднано з відповідним виходом шини керуючих сигналів, а вихід з'єднано з вихідною цифровою шиною другим входом блока додавання та першим входом мультиплексора, другий вхід якого з'єднано з виходом блока постійної пам'яті, а вихід з інформаційним входом блока оперативної пам'яті, адресний вхід якої з'єднано з адресним входом блока постійної пам'яті та з виходом лічильника адрес, інформаційний вхід якого з'єднано з виходом лічильника калібрування та входом дешифратора, вихід якого з'єднано з другим входом основного регістра послідовного наближення, а керуючі входи лічильника калібрувань, лічильника адрес, блока постійної пам'яті, мультиплексора, блока оперативної пам'яті, другий вхід додаткового регістра послідовного наближення, третій вхід основного регістра послідовного наближення з'єднано з відповідними виходами шини керуючих сигналів, другий вхід додаткової конденсаторної матриці з'єднаний з шиною опорної напруги, другі виходи основного та додаткового регістрів послідовного наближення з'єднано з шиною сигналів стану, що подаються на вхід блока керування, причому основна конденсаторна матриця містить n конденсаторів, де номінали двох сусідніх відрізняються в a раз, додаткова конденсаторна матриця містить k конденсаторів, де номінали двох сусідніх відрізняються в a раз, а найбільший номінал конденсатора додаткової матриці в a разів менший за найменший номінал конденсатора основної матриці.