Однорозрядний суматор

Реферат: Однорозрядний суматор містить першу і другу підгрупи логічних елементів, перший, третій і другий інформаційні входи однорозрядного суматора, які з'єднані з відповідними першими входами групи логічних елементів, вхід блокування результату однорозрядного суматора, який з'єднаний з відповідними другими входами першої і другої підгруп групи логічних елементів однорозрядного суматора, перший вихід суми та другий вихід переносу однорозрядного суматора, які відповідно з'єднані з виходами першої і другої груп логічних елементів однорозрядного суматора. В якому вхід блокування результату однорозрядного суматора з’єднаний з входом першого логічного повторювача третьої підгрупи груп та входом другого логічного повторювача четвертої підгрупи групи логічних елементів І-НЕ, відповідні входи яких з'єднані з четвертим, п'ятим та шостим інверсними інформаційними входами однорозрядного суматора, виходи логічних елементів І-НЕ першої підгрупи з'єднані між собою та другим виходом переносу однорозрядного суматора, виходи другої підгрупи логічних елементів І-НЕ з'єднані між собою і першим виходом суми однорозрядного суматора, виходи третьої підгрупи логічних елементів І-НЕ з'єднані між собою, виходом першого логічного повторювача та третім інверсним виходом переносу однорозрядного суматора, а виходи четвертої підгрупи логічних елементів І-НЕ з'єднані між собою, виходом другого логічного повторювача і четвертим інверсним виходом суми однорозрядного суматора. UA 109142 U (12) UA 109142 U UA 109142 U 5 10 15 20 25 30 35 40 45 50 55 60 Запропонована корисна модель - однорозрядний суматор, належить до засобів обчислювальної техніки і може бути використана як швидкодіючий компонент багаторозрядних суматорів, матричних перемножувачів, арифметико-логічних пристроїв мікропроцесорів та компонентів проблемно-орієнтованих процесорів шифрування даних. Відомий аналог - двійковий однорозрядний суматор [Арифметика цифровых машин / Карцев М.А. - М.: Наука, 1969. - С. 64, рис. 2-4], який містить логічні елементи І, АБО, НЕ, перший, другий та третій прямі входи, четвертий, п'ятий та шостий інверсні входи двійкового однорозрядного суматора, які відповідно з'єднані з першими входами групи логічних елементів І, виходи першої підгрупи логічних елементів І з'єднані з відповідними входами першого логічного елемента АБО, вихід якого є першим прямим виходом суми двійкового однорозрядного суматора, виходи другої підгрупи логічних елементів І з'єднані з відповідними входами другого логічного елемента АБО, вихід якого з'єднаний з другими прямим виходом переносу двійкового однорозрядного суматора та входом логічного елемента НЕ, вихід якого з'єднаний з третім інверсним виходом переносу двійкового однорозрядного суматора. Недоліком такого однорозрядного суматора є низька швидкодія обумовлена наявністю трьох послідовно з'єднаних логічних елементів І-АБО-НЕ при формуванні інверсного біта переносу у старший розряд та обмежені функціональні можливості обумовлені відсутністю формування інверсного біта суми двійкового однорозрядного суматора, а також відсутністю входу блокування результату однорозрядного суматора. Відомий аналог - однорозрядний суматор [Шатилло В.В., Прохоров C.Н., Явиц Л.С. Матричный умножитель // АС № 1615704 SU, Бюллетень № 47. - 1990, фиг. 2], що є базовим компонентом матричного перемножувача, який містить логічні елементи І, АБО, НЕ, третій, перший і другий інформаційні входи однорозрядного суматора, вхід блокування результату однорозрядного суматора, виходи суми та переносу однорозрядного суматора, третій, перший і другий інформаційні входи однорозрядного суматора з'єднані з відповідними першими входами групи логічних елементів І та входами відповідних логічних елементів НЕ, виходи яких з'єднані з відповідними другими входами групи логічних елементів І, треті входи яких з'єднані з входом блокування результату однорозрядного суматора, виходи першої підгрупи логічних елементів І з'єднані з відповідними входами першого логічного елемента АБО, вихід якого з'єднаний з першим виходом суми однорозрядного суматора, виходи другої підгрупи логічних елементів І з'єднані з відповідними входами другого логічного елемента АБО, вихід якого з'єднаний з другим виходом переносу однорозрядного суматора. Недоліком такого однорозрядного суматора є низька швидкодія обумовлена наявністю трьох послідовно з'єднаних логічних елементів НЕ-І-АБО при формування прямих бітів суми та переносу однорозрядного суматора та обмежені функціональні можливості, обумовлені відсутністю інверсних інформаційних входів та виходів однорозрядного суматора. Відсутність повного набору прямих та інверсних бітів на входах та виходах однорозрядного суматора суттєво обмежує йото функціональні можливості та його застосування як компонента більш складних обчислювальних пристроїв, а також у принципі не дозволяє максимально підвищити його швидкодію до рівня одного мікротакту переключення одного логічного елемента у структурі однорозрядного суматора. В основу корисної моделі поставлена задача підвищення швидкодії та розширення функціональних можливостей однорозрядного суматора, шляхом додаткового введення інверсних входів та виходів та логічних елементів І-НЕ, мультиплексно з'єднаних виходами між собою, що дозволяє забезпечити можливість збереження високої швидкодії при його застосуванні як компонента структурно складніших багаторозрядних матричних та багатокаскадних засобів обчислювальної техніки, в яких передбачені операції додавання двійкових чисел теоретико-числового базису Радемахера. Поставлена задача вирішується тим, що у однорозрядному суматорі, який містить першу і другу підгрупи логічних елементів, перший, третій і другий інформаційні входи однорозрядного суматора, які з'єднані з відповідними першими входами групи логічних елементів, вхід блокування результату однорозрядного суматора, який з'єднаний з відповідними другими входами першої і другої підгруп логічних елементів однорозрядного суматора, перший вихід суми та другий вихід переносу однорозрядного суматора, які відповідно з'єднані з виходами першої і другої груп логічних елементів однорозрядного суматора, згідно з корисною моделлю, вхід блокування результату однорозрядного суматора додатково з'єднаний з входом першого логічного повторювача третьої підгрупи груп та входом другого логічного повторювача четвертої підгрупи групи логічних елементів І-НЕ, відповідні входи яких з'єднані з четвертим, п'ятим та шостим інверсними інформаційними входами однорозрядного суматора, виходи додатково введених логічних елементів І-НЕ першої підгрупи з'єднані між собою та другим виходом 1 UA 109142 U 5 10 15 переносу однорозрядного суматора, виходи другої підгрупи додатково введених логічних елементів І-НЕ з'єднані між собою і першим виходом суми однорозрядного суматора, виходи третьої підгрупи додатково введених логічних елементів І-НE з'єднані між собою, додатково з'єднані з виходом першого логічного повторювача та третім інверсним виходом переносу однорозрядного суматора, а виходи четвертої підгрупи додатково введених логічних елементів І-НЕ з'єднані між собою, виходом другого логічного повторювача і четвертим інверсним виходом суми однорозрядного суматора. Корисна модель ілюструється кресленнями, де на Фіг. 1 показана структура однорозрядного суматора, який містить: 1, 2, 3 - прямі інформаційні входи; 4, 5, 6 - інверсні інформаційні входи; 7 - вхід блокування результату однорозрядного суматора; 8 - група логічних елементів І-НЕ; 8.1, 8.2, 8.3, 8.4 - відповідно перша, друга, третя та четверта підгрупи логічних елементів І-НE; 9.1, 9.2 - перший та другий логічні повторювачі з інверсними виходами (реалізовані на основі двох послідовно з'єднаних логічних елементів НЕ, на Фіг. 1 позначено інверсією на вході та виході як міжкаскадні підсилювачі); 10, 11 - прямий та інверсний виходи переносу, 12, 13 - прямий та інверсний виходи суми однорозрядного суматора. На Фіг. 2 показано функціональне позначення однорозрядного суматора: a, b, Р - відповідно третій, перший та другий інформаційні входи однорозрядного суматора; a, b, P - відповідно четвертий, п'ятий та шостий інверсні інформаційні входи однорозрядного суматора; Р, S 20 25 30 35 40 45 50 55 відповідно перший та другий виходи переносу та суми однорозрядного суматора; P, S відповідно третій та четвертий інверсні виходи переносу та суми однорозрядного суматора; Y вхід блокування результату однорозрядного суматора. Однорозрядний суматор працює наступним чином. При подачі на прямі та інверсні входи 1-6 однорозрядного суматора комбінації парафазних логічних значень "0" та "1" бітів, що додаються, на прямих 10, 12 та інверсних 11, 13 виходах однорозрядного суматора за один мікротакт одночасного переключення логічних елементів І-НЕ у підгрупах 8.1, 8.2, 8.3 та 8.4 формуються прямі та інверсні логічні значення суми та переносу однорозрядного суматора. При подачі на вхід 7 - блокування результату однорозрядного суматора логічного значення "0" на виходах першого 9.1 та другого 9.2логічного повторювача з інверсним виходом формуються нульові потенціали, які відповідно формують логічні значення "0" на виходах переносу 10 та суми 12 однорозрядного суматора. При цьому одночасно формуються потенціали "0" на входах логічних елементів І-НЕ другої 8.2 та четвертої 8.4 підгруп логічних елементів, у результаті чого на інверсних виходах переносу 11 та суми 13 формуються логічні значення "1". Таким чином блокується результат однорозрядного суматора з прямими та інверсними виходами суми та переносу. Технічний результат. У результаті запропонованої структури корисної моделі створено швидкодіючий однорозрядний суматор з розширеними функціональними можливостями як компонент багаторозрядних та багатокаскадних засобів обчислювальної техніки з часовою складністю   1 , де  - тривалість переключення одного логічного вентиля, реалізованого, згідно з відповідною мікроелектронною технологією, на спеціалізованих кристалах або ПЛІС, що у 2-5 разів перевищує швидкодію відомих повнофункціональних по входах і виходах однорозрядних суматорів на логічних елементах І, АБО, НЕ. ФОРМУЛА КОРИСНОЇ МОДЕЛІ Однорозрядний суматор, який містить першу і другу підгрупи логічних елементів, перший, третій і другий інформаційні входи однорозрядного суматора, які з'єднані з відповідними першими входами групи логічних елементів, вхід блокування результату однорозрядного суматора, який з'єднаний з відповідними другими входами першої і другої підгруп групи логічних елементів однорозрядного суматора, перший вихід суми та другий вихід переносу однорозрядного суматора, які відповідно з'єднані з виходами першої і другої груп логічних елементів однорозрядного суматора, який відрізняється тим, що вхід блокування результату однорозрядного суматора з’єднаний з входом першого логічного повторювача третьої підгрупи груп та входом другого логічного повторювача четвертої підгрупи групи логічних елементів І-НЕ, відповідні входи яких з'єднані з четвертим, п'ятим та шостим інверсними інформаційними входами однорозрядного суматора, виходи логічних елементів І-НЕ першої підгрупи з'єднані між собою та другим виходом переносу однорозрядного суматора, виходи другої підгрупи логічних елементів І-НЕ з'єднані між собою і першим виходом суми однорозрядного суматора, виходи 2 UA 109142 U третьої підгрупи логічних елементів І-НЕ з'єднані між собою, виходом першого логічного повторювача та третім інверсним виходом переносу однорозрядного суматора, а виходи четвертої підгрупи логічних елементів І-НЕ з'єднані між собою, виходом другого логічного повторювача і четвертим інверсним виходом суми однорозрядного суматора. 3 UA 109142 U Комп’ютерна верстка Г. Паяльніков Державна служба інтелектуальної власності України, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601 4