Однорозрядний суматор

Реферат: Однорозрядний суматор містить третій a , перший b і другий e інформаційні входи однорозрядного суматора, перший прямий вихід суми B та другий прямий вихід переносу E однорозрядного суматора, вхід блокування результату однорозрядного суматора, групи мультиплексно з'єднаних між собою логічних елементів, причому однорозрядний суматор містить першу, другу, третю та четверту групи мультиплексно з'єднаних виходами логічних елементів І-НІ, перший вхід блокування результату однорозрядного суматора з'єднаний з першим входом першого логічного елемента І, другий вхід якого з'єднаний з третім інформаційним входом a однорозрядного суматора, а вихід з'єднаний з відповідними першими входами логічних елементів І-НІ першої, другої, третьої та четвертої груп, другий вхід блокування результату однорозрядного суматора першого логічного елемента АБО, другий вхід якого з'єднаний з четвертим інверсним a інформаційним входом однорозрядного суматора, а вихід з'єднаний з відповідними першими входами логічних елементів І-НІ першої, другої, третьої та четвертої груп, третій вхід блокування однорозрядного суматора з'єднаний з першим входом другого логічного елемента І, другий вхід якого з'єднаний з першим інформаційним входом b однорозрядного суматора, а вихід з'єднаний з другими відповідними входами першої, другої, третьої та четвертої груп логічних елементів І-НІ, четвертий вхід блокування результату однорозрядного суматора з'єднаний з першим входом другого логічного елемента АБО, другий вхід якого з'єднаний з п'ятим інверсним інформаційним входом b однорозрядного суматора, а вихід з'єднаний з відповідними другими входами логічних елементів І-НІ, відповідні треті входи яких з'єднані з другими прямим e та шостим інверсним e інформаційним входом однорозрядного суматора, входи логічних елементів І-НІ першої групи з'єднані між собою і першим прямим виходом суми B однорозрядного суматора, виходи логічних елементів І-НІ другої групи з'єднані між собою і другим прямим виходом переносу E однорозрядного суматора, виходи третьої групи логічних елементів І-НІ з'єднані між собою і третім інверсним UA 109136 U (12) UA 109136 U виходом суми B однорозрядного суматора, а виходи четвертої групи логічних елементів І-НІ з'єднані між собою і четвертим інверсним виходом переносу E однорозрядного суматора. UA 109136 U 5 10 Однорозрядний суматор належить до засобів обчислювальної техніки і може бути використаний як швидкодіючий повнофункціональний компонент багаторозрядних та багатокаскадних суматорів арифметико-логічних пристроїв мікропроцесорів, матричних та матрично-модульних перемножувачів та проблемно-орієнтованих процесорів шифрування даних. Відомий аналог - двійковий однорозрядний суматор [Арифметика цифровых машин / Карцев М.А. - М.: Наука, 1969. - С.64, рис.2-4], який містить першу і другу групи мультиплексно з'єднаних між собою логічних елементів І-АБО, входи яких відповідно з'єднані з прямими a , b , e та інверсними a b , e входами двійкового однорозрядного суматора, вихід першого логічного елемента АБО першої групи з'єднаний з першим прямим виходом B двійкового однорозрядного суматора, вихід другого логічного елемента АБО другої групи з'єднаний з другим прямим виходом переносу E двійкового однорозрядного суматора та входом логічного елемента НІ, 15 вихід якого з'єднаний з третім інверсним виходом переносу E двійкового однорозрядного суматора. Недоліком такого однорозрядного суматора є низька швидкодія, обумовлена наявністю трьох послідовно з'єднаних логічних елементів І-АБО-НІ при формуванні інверсного біта переносу E , та обмежені функціональні можливості, обумовлені тим, що такий однорозрядний 20 25 суматор на містить інверсного біта суми B , а також входу та схеми блокування результату однорозрядного суматора. Відомий аналог - двійковий однорозрядний суматор [Арифметика цифровых машин/ Карцев М.А. -М.: Наука, 1969. - С. 68, рис. 2-13], який містить першу групу мультиплексно з'єднаних виходами логічних елементів І-НІ та другу групу мультиплексно з'єднаних виходами логічних елементів І, входи логічних елементів І-НІ першої групи та перші виходи логічних елементів І другої групи відповідно з'єднані з прямими інформаційними входами a , b , e двійкового однорозрядного суматора, виходи логічних елементів І-НІ першої групи з'єднані між собою і інверсним виходом переносу E двійкового однорозрядного суматора та другими відповідними входами другої групи логічних елементів І, виходи яких з'єднані між собою і другим інверсним виходом суми B двійкового однорозрядного суматора. Недоліком такого однорозрядного суматора є низька швидкодія обумовлена наявністю двох 30 35 40 45 50 послідовно-з'єднаних логічних елементів І-НІ, і при формуванні інверсного виходу суми B двійкового однорозрядного суматора, обмежені функціональні можливості такого однорозрядного суматора обумовлені відсутністю інверсних входів a b , e , відсутністю прямих виходів суми B та переносу E , а також відсутністю входу та схеми блокування результату однорозрядного суматора. Відомий (найближчий) аналог - однорозрядний суматор [Шатилло В.В., Прохоров С.Н., Явиц Л.С. Матричный умножитель// AC № 1615704 SU, Бюллетень № 47.- 1990, Фіг. 2], що є базовим компонентом матричного перемножувача, який містить третій a , перший b і другий e прямі інформаційні входи однорозрядного суматора, вхід блокування результатів однорозрядного суматора, перший прямий вихід суми B та другий прямий вихід переносу E однорозрядного суматора, першу і другу групи мультиплексно з'єднаних між собою логічних елементів І-АБО, перші відповідні входи який з'єднані третім a , першим b і другим e інформаційними входами однорозрядного суматора, які з'єднані з входами відповідних логічних елементів НІ, виходи яких з'єднані з відповідними другими входами логічних елементів І першої і другої групи, треті входи яких з'єднані з входом блокування результату однорозрядного суматора, вихід першого логічного елемента АБО першої групи з'єднаний з першим прямим виходом суми B однорозрядного суматора, а вихід другого логічного елемента АБО другої групи з'єднаний з другим прямим виходом переносу E однорозрядного суматора. Недоліком такого однорозрядного суматора є низька швидкодія обумовлена наявністю трьох послідовно з'єднаних логічних елементів НІ-І-АБО при формуванні прямих бітів суми B та переносу E однорозрядного суматора та обмежені функціональні можливості, які обумовлені відсутністю інверсних a b , e інформаційних входів та інверсних виходів суми E однорозрядного суматора. 1 S та переносу UA 109136 U Наявність одного входу блокування результату однорозрядного суматора недостатньо розширює його функціональні можливості оскільки не дозволяє вибірково блокувати прямі та 5 10 15 20 25 30 35 інверсні інформаційні входи a , a та b , b однорозрядного суматора. Відсутність повного набору прямих та інверсних входів та виходів відомого найближчого аналога однорозрядного суматора суттєво обмежує його функціональні можливості при його застосуванні як базового компонента багаторозрядних та багатокаскадних суматорів, матричних та матрично-модульних перемножувачів і принципово не дозволяє максимально підвищити його швидкодію до одного мікротакту переключення одного логічного елемента чи вентиля у його структурі. В основу корисної моделі поставлена задача підвищення швидкодії та розширення функціональних можливостей однорозрядного суматора, шляхом додаткового введення чотирьох груп мультиплексно-з'єднаних виходами логічних елементів І-НІ та повноти прямих та інверсних входів-виходів, що дозволяє забезпечити принципову можливість збереження високої швидкодії при його застосуванні як структурного базового компонента функціонально складніших багаторозрядних матричних, пірамідальних та багатокаскадних засобів обчислювальної техніки, в яких передбачені операції додавання двійкових чисел теоретикочислового базису Радемахера. Поставлена задачі вирішується завдяки тому, що однорозрядний суматор містить третій a , перший b і другий e інформаційні входи однорозрядного суматора, перший прямий вихід суми B та другий прямий вихід переносу E однорозрядного суматора, вхід блокування результату однорозрядного суматора, групи мультиплексно з'єднаних між собою логічних елементів, який відрізняється тим, що однорозрядний суматор додатково містить першу, другу, третю та четверту групи додатково введених мультиплексно з'єднаних виходами логічних елементів І-НІ, перший вхід блокування результату однорозрядного суматора додатково з'єднаний з першим входом додатково введеного першого логічного елемента І, другий вхід якого додатково з'єднаний з третім інформаційнмим входом a однорозрядного суматора, а вихід з'єднаний з відповідними першими входами логічних елементів І-НІ першої, другої, третьої та четвертої груп, другий додатково введений вхід блокування результату однорозрядного суматора додатково введеного першого логічного елемента АБО, другий вхід якого додатково з'єднаний з додатково введеним четвертим інверсним a інформаційним входом однорозрядного суматора, а вихід з'єднаний з відповідними першими входами логічних елементів І-НІ першої, другої, третьої та четвертої груп, третій додатково введений вхід блокування однорозрядного суматора додатково з'єднаний з першим входом додатково введеного другого логічного елемента І, другий вхід якого додатково з'єднаний з першим інформаційним входом b однорозрядного суматора, а вихід додатково з'єднаний з другими відповідними входами першої, другої, третьої та четвертої груп логічних елементів І-НІ, четвертий додатково введений вхід блокування результату однорозрядного суматора додатково з'єднаний з першим входом другого додатково введеного логічного елемента АБО, другий вхід якого додатково з'єднаний з додатково 40 введеним п'ятим інверсним інформаційним входом b однорозрядного суматора, а вихід додатково з'єднаний з відповідними другими входами логічних елементів І-НІ, відповідні треті 45 входи яких додатково з'єднані з другими прямим e та додатково введеним шостим інверсним e інформаційним входом однорозрядного суматора, входи логічних елементів І-НІ першої групи додатково з'єднані між собою і першим прямим виходом суми B однорозрядного суматора, виходи логічних елементів І-НІ другої групи додатково з'єднані між собою і другим прямим виходом переносу E однорозрядного суматора, виходи третьої групи логічних елементів І-НІ додатково з'єднані між собою і додатково введеним третім інверсним виходом суми B однорозрядного суматора, а виходи четвертої групи логічних елементів І-НІ додатково з'єднані 50 між собою і додатково введеними четвертим інверсним виходом переносу E однорозрядного суматора. Корисна модель ілюструється кресленням, де на Фіг. 1 показана структурна схема однорозрядного суматора, який містить: 3, 1, 2 - відповідно третій, перший і другий прямі інформаційні входи a , b , e ; 4, 5, 6 - відповідно третій, перший і другий інверсні інформаційні входи a b , e ; 7, 8 - відповідно перший та другий парафазні входи блокування результату однорозрядного суматора; 9, 10, 11, 12 - відповідно перший прямий вихід суми B , другий 55 прямий вихід переносу E , третій інверсний вихід суми B та четвертий інверсний вихід переносу 2 UA 109136 U 5 E однорозрядного суматора; 13, 14 - відповідно перший та другий логічні елементи І; 15, 16 відповідно перший та другий логічні елементи АБО з першим прямим та другим інверсним входами; 17.1, 17.2, 17.3, 17.4 - відповідно перша, друга, третя та четверта групи логічних елементів І-НІ. На Фіг. 2 показано функціональне позначення однорозрядного суматора: a , b , P , відповідно третій, перший та другий інформаційні входи однорозрядного суматора; a , b , P  відповідно четвертий, п'ятий та шостий інверсні інформаційні входи однорозрядного суматора; 10 15 20 P , S - відповідно перший та другий виходи переносу та суми однорозрядного суматора; P  , S - відповідно третій та четвертий інверсні виходи переносу та суми однорозрядного суматора; Y - вхід блокування результату однорозрядного суматора. Однорозрядний суматор працює наступним чином. При подачі на прямі та інверсні входи 1-6 однорозрядного суматора комбінації парафазних логічних значень "0" та "1" бітів: a , a , b , b , e , e , що додаються, та наявності на входах 7, 8 блокування результату однорозрядного суматора логічних значень "1" реалізується повнофункціональна робота однорозрядного суматора за один мікротакт одночасного переключення відповідних логічних елементів І-НІ у групах 17.1, 17.2, 17.3 та 17.4, а на прямих B та інверсних B виходах суми однорозрядного суматора та прямих E та інверсних E виходах переносу формуються парафазні прямі та інверсні двійкові значення результату додавання. При вибірковій подачі на вхід 7 блокування результату однорозрядного суматора логічного значення "0" відповідно на виходах першого логічного елемента 13 І формується біт "0", а на виході першого логічного елемента 14 АБО формується біт "1", що приводить до блокування першого прямого b та другого інверсного b інформаційних входів однорозрядного суматора. При вибірковій подачі на вхід 8 логічного значення "0" відповідно на виході другого логічного елемента 15 І формується біт "0", а на виході другого логічного елемента 16 АБО формується 25 біт "1", що приводить до блокування третього прямого a та інверсного a інформаційних входів однорозрядного суматора. При одночасній подачі на входи 7 та 8 логічних значень "0" блокуються обидва прямі a , b та інверсні a , b інформаційні входи однорозрядного суматора. При одночасній подачі на другий прямий e вхід переносу однорозрядного суматора 30 логічного значення "0", а на 6 інверсний вхід переносу e логічного значення "1" блокуються інформаційні входи переносу і однорозрядний суматор функціонально трансформується y неповний однорозрядний суматор з двома парафазними інформаційними входами a , a та b , b , що розширює можливість застосування такого суматора як граничного компонента 35 40 матричних перемножувачів Брауна та мультиплексорів Бута. Технічний результат. У результаті корисної моделі створено швидкодіючий однорозрядний суматор з розширеними функціональними можливостями як компонента багаторозрядних та багатокаскадних суматорів засобів обчислювальної техніки з часовою складністю 1 , де  тривалість переключення одного логічного елемента чи вентиля, реалізованого згідно з відповідною мікроелектронною технологією на спеціалізованих кристалах або ПЛІС, що у 2-5 разів перевищує швидкодію відомих аналогів однорозрядних суматорів на основі логічних елементів І, АБО, НІ. ФОРМУЛА КОРИСНОЇ МОДЕЛІ 45 50 Однорозрядний суматор, що містить третій a , перший b і другий e інформаційні входи однорозрядного суматора, перший прямий вихід суми B та другий прямий вихід переносу E однорозрядного суматора, вхід блокування результату однорозрядного суматора, групи мультиплексно з'єднаних між собою логічних елементів, який відрізняється тим, що однорозрядний суматор містить першу, другу, третю та четверту групи мультиплексно з'єднаних виходами логічних елементів І-НІ, перший вхід блокування результату однорозрядного суматора з'єднаний з першим входом першого логічного елемента І, другий вхід якого з'єднаний з третім інформаційним входом a однорозрядного суматора, а вихід з'єднаний з відповідними першими входами логічних елементів І-НІ першої, другої, третьої та четвертої груп, другий вхід блокування результату однорозрядного суматора першого логічного елемента АБО, другий вхід 3 UA 109136 U 5 якого з'єднаний з четвертим інверсним a інформаційним входом однорозрядного суматора, а вихід з'єднаний з відповідними першими входами логічних елементів І-НІ першої, другої, третьої та четвертої груп, третій вхід блокування однорозрядного суматора з'єднаний з першим входом другого логічного елемента І, другий вхід якого з'єднаний з першим інформаційним входом b однорозрядного суматора, а вихід з'єднаний з другими відповідними входами першої, другої, третьої та четвертої груп логічних елементів І-НІ, четвертий вхід блокування результату однорозрядного суматора з'єднаний з першим входом другого логічного елемента АБО, другий вхід якого з'єднаний з п'ятим інверсним інформаційним входом b однорозрядного суматора, а вихід з'єднаний з відповідними другими входами логічних елементів І-НІ, відповідні треті входи 10 15 яких з'єднані з другими прямим e та шостим інверсним e інформаційним входом однорозрядного суматора, входи логічних елементів І-НІ першої групи з'єднані між собою і першим прямим виходом суми B однорозрядного суматора, виходи логічних елементів І-НІ другої групи з'єднані між собою і другим прямим виходом переносу E однорозрядного суматора, виходи третьої групи логічних елементів І-НІ з'єднані між собою і третім інверсним виходом суми B однорозрядного суматора, а виходи четвертої групи логічних елементів І-НІ з'єднані між собою і четвертим інверсним виходом переносу E однорозрядного суматора. 4 UA 109136 U Комп’ютерна верстка Г. Паяльніков Державна служба інтелектуальної власності України, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601 5